Yazdır

Ders Tanımı

Ders Kodu Yarıyıl T+U Saat Kredi AKTS
LOGICAL DESIGN AND COMPUTER ARCHITECTURE SWE 206 4 3 + 0 3 5
Ön Koşul Dersleri
Önerilen Seçmeli Dersler
Dersin Dili Türkçe
Dersin Seviyesi Lisans
Dersin Türü ZORUNLU
Dersin Koordinatörü Prof.Dr. AHMET ÖZMEN
Dersi Verenler
Dersin Yardımcıları
Dersin Kategorisi Alanına Uygun Öğretim
Dersin Amacı
Dersin İçeriği
Dersin Öğrenme Çıktıları Öğretim Yöntemleri Ölçme Yöntemleri
1 - Analog/dijital işaretleri ve kodlamayı bilir. 1 - A -
2 - Boolean matematiği bilir, lojik ifadeleri sadeleştirir. 1 - 4 - A - C -
3 - Donanım programlama dili (Verilog-HDL veya V-HDL) bilir. 1 - 4 - A - C -
4 - Karmaşık kombinasyonel ve ardışıl devre tasarımını yapar. 1 - 2 - 4 - A - D -
5 - Karmaşık lojik devre simülasyonunu ve sentezlemesini yazılım aracı kullanarak yapar. 1 - 9 - A - D -
6 - Basit bir işlemcinin komutlarını tasarlar ve yazılım araçları ile simüle eder. 1 - 16 - A - D -
7 - Ön bellek mimarilerini ve performansa etkilerini açıklar 1 - 3 - A - C -
Öğretim Yöntemleri: 1:Lecture 4:Drilland Practice 2:Question-Answer 9:Simulation 16:Project Based Learning 3:Discussion
Ölçme Yöntemleri: A:Testing C:Homework D:Project / Design

Ders Akışı

Hafta Konular ÖnHazırlık
1
2 Boole cebri lojik ifadelerin sadeleştirilmesi, Verilog-HDL tanıtımı
3 Kombiansyonel lojik devre tasarım ilkeleri
4 Verilog-HDL tasarım modelleri (kapı seviyesi, davranışsal, veri akışı modeli)
5 Verilog ile kombinasyonel devre tasarımı ve simülasyonu
6 Ardışıl lojik devre tasarım ilkeleri
7 Verilog ile ardışıl lojik devre tasarımı ve simülasyonu
8 Verilog ile karmaşık lojik devre tasarımı ve simülasyonu
9 İşlemci komut kümesi mimarileri (ISA)
10 Verilog ile işlemci kontrol lojiği tasarımı ve simülasyonu
11 Basit bir işlemci komutlarının tasarımı ve Verilog ile simülasyonu
12 İşlemci tasarımı proje çalışması
13 Ön bellek tasarımı ve başarıma etkisi
14 Proje çalışması (FPGA ile karmaşık lojik devre sentezleme)

Kaynaklar

Ders Notu
Ders Kaynakları

Döküman Paylaşımı


Dersin Program Çıktılarına Katkısı

No Program Öğrenme Çıktıları KatkıDüzeyi
1 2 3 4 5

Değerlendirme Sistemi

YARIYIL İÇİ ÇALIŞMALARI SIRA KATKI YÜZDESİ
AraSinav 1 60
KisaSinav 1 10
ProjeTasarim 1 15
ProjeTasarim 2 15
Toplam 100
Yıliçinin Başarıya Oranı 50
Finalin Başarıya Oranı 50
Toplam 100

AKTS - İş Yükü

Etkinlik Sayısı Süresi(Saat) Toplam İş yükü(Saat)
Course Duration (Including the exam week: 16x Total course hours) 16 3 48
Hours for off-the-classroom study (Pre-study, practice) 16 2 32
Mid-terms 1 10 10
Quiz 1 1 1
Project / Design 2 10 20
Final examination 1 15 15
Toplam İş Yükü 126
Toplam İş Yükü /25(s) 5.04
Dersin AKTS Kredisi 5.04
; ;