| Ders Adı | Kodu | Yarıyıl | T+U Saat | Kredi | AKTS |
|---|---|---|---|---|---|
| Sayısal Tasarım ve Bilgisayar Mimarisi | SWE 206 | 4 | 3 + 0 | 3 | 5 |
| Ön Koşul Dersleri | |
| Önerilen Seçmeli Dersler | |
| Dersin Dili | Türkçe |
| Dersin Seviyesi | Lisans |
| Dersin Türü | Zorunlu |
| Dersin Koordinatörü | Dr.Öğr.Üyesi GÖZDE YOLCU ÖZTEL |
| Dersi Verenler | |
| Dersin Yardımcıları | |
| Dersin Kategorisi | Alanına Uygun Öğretim |
| Dersin Amacı | Bilgisayar sistemlerinin donanımsal devre elemanlarının temel seviyede tanıtılması. Boole cebri ve lojik fonksiyonlar. Kapılar ve tümleşik devre elemanları. Bir donanım programlama dilinin (Verilog-HDL veya V-HDL) öğretilmesi. |
| Dersin İçeriği | Sayı sistemleri ve temel lojik devre elemanları ile başlayan ders, işlemci mimarisinin temelleri ile devam edecektir. Donanım programlama dili eşliğinde ders içinde uygulamalı olarak lojik devre elemanlarının işleyişi anlatılacaktır. İşlemci komutlarının tasarlanması ve işlemci içinde işleyişinin öğretilmesi. Daha sonra bellek hiyerarşisi ve ön-bellek tasarımları, başarıma etkileri incelenecektir. |
| # | Ders Öğrenme Çıktıları | Öğretim Yöntemleri | Ölçme Yöntemleri |
|---|---|---|---|
| 1 | Analog/dijital işaretleri ve kodlamayı bilir. | Anlatım, | Sınav , |
| 2 | Boolean matematiği bilir, lojik ifadeleri sadeleştirir. | Anlatım, Alıştırma ve Uygulama, | Sınav , Ödev, |
| 3 | Donanım programlama dili (Verilog-HDL veya V-HDL) bilir. | Anlatım, Alıştırma ve Uygulama, | Sınav , Ödev, |
| 4 | Karmaşık kombinasyonel ve ardışıl devre tasarımını yapar. | Anlatım, Soru-Cevap, Alıştırma ve Uygulama, | Sınav , Proje / Tasarım, |
| 5 | Karmaşık lojik devre simülasyonunu ve sentezlemesini yazılım aracı kullanarak yapar. | Anlatım, Benzetim, | Sınav , Proje / Tasarım, |
| 6 | Basit bir işlemcinin komutlarını tasarlar ve yazılım araçları ile simüle eder. | Anlatım, Proje Temelli Öğrenme , | Sınav , Proje / Tasarım, |
| 7 | Ön bellek mimarilerini ve performansa etkilerini açıklar. | Anlatım, Tartışma, | Sınav , Ödev, |
| Hafta | Ders Konuları | Ön Hazırlık |
|---|---|---|
| 1 | Analog/dijital işaretler ve kodlama | |
| 2 | Boole cebri lojik ifadelerin sadeleştirilmesi, Verilog-HDL tanıtımı | |
| 3 | Kombiansyonel lojik devre tasarım ilkeleri | |
| 4 | Verilog-HDL tasarım modelleri (kapı seviyesi, davranışsal, veri akışı modeli) | |
| 5 | Verilog ile kombinasyonel devre tasarımı ve simülasyonu | |
| 6 | Ardışıl lojik devre tasarım ilkeleri | |
| 7 | Verilog ile ardışıl lojik devre tasarımı ve simülasyonu | |
| 8 | Verilog ile karmaşık lojik devre tasarımı ve simülasyonu | |
| 9 | İşlemci komut kümesi mimarileri (ISA) | |
| 10 | Verilog ile işlemci kontrol lojiği tasarımı ve simülasyonu | |
| 11 | Basit bir işlemci komutlarının tasarımı ve Verilog ile simülasyonu | |
| 12 | İşlemci tasarımı proje çalışması | |
| 13 | Ön bellek tasarımı ve başarıma etkisi | |
| 14 | Proje çalışması (FPGA ile karmaşık lojik devre sentezleme) |
| Kaynaklar | |
|---|---|
| Ders Notu | |
| Ders Kaynakları | 1. Computer Organization and Design, The Hardware and Software Interface, D.A.Patterson, Morgan Kaufmann. 2. Computer Architecture a Quantitative Approach, D.A.Patterson, Morgan Kaufmann. 3. Computer Architecture, Single and Parallel Systems, M. Zargham, Prentice Hall. 4. Computer System Architecture, M.Mano, Prentice Hall. |
| Değerlendirme Sistemi | |
|---|---|
| Yarıyıl Çalışmaları | Katkı Oranı |
| 1. Ara Sınav | 60 |
| 1. Kısa Sınav | 10 |
| 1. Proje / Tasarım | 15 |
| 2. Proje / Tasarım | 15 |
| Toplam | 100 |
| 1. Final | 50 |
| 1. Yıl İçinin Başarıya | 50 |
| Toplam | 100 |
| AKTS - İş Yükü Etkinlik | Sayı | Süre (Saat) | Toplam İş Yükü (Saat) |
|---|---|---|---|
| Ders Süresi (Sınav haftası dahildir: 16x toplam ders saati) | 16 | 3 | 48 |
| Sınıf Dışı Ders Çalışma Süresi(Ön çalışma, pekiştirme) | 16 | 2 | 32 |
| Ara Sınav | 1 | 10 | 10 |
| Kısa Sınav | 1 | 1 | 1 |
| Proje / Tasarım | 2 | 10 | 20 |
| Final | 1 | 15 | 15 |
| Toplam İş Yükü | 126 | ||
| Toplam İş Yükü / 25 (Saat) | 5,04 | ||
| Dersin AKTS Kredisi | 5 | ||